第1章  概述
  1.1  摩尔的预言与现实
  1.2  ASIC设计与工艺节点的缩减
  1.3  英特尔处理器的演变
  1.4  ASIC设计
  1.5  ASIC设计流程
  1.6  ASIC/SoC设计的挑战
  1.7  总结
第2章  SoC设计
  2.1  SoC设计
  2.2  SoC设计流程
  2.3  SoC原型设计与挑战
  2.4  总结
第3章  RTL设计指南
  3.1  RTL设计指南
  3.2  RTL设计实际场景
  3.3  用括号运算符分组
  3.4  三态总线和三态逻辑
  3.5  敏感列表不完整
  3.6  共享公共资源
  3.7  多时钟域设计
  3.8  临时变量的赋值顺序
  3.9  门控时钟
  3.10  时钟使能
  3.11  总结
第4章  RTL设计和验证
  4.1  SoC的RTL设计策略
  4.2  SoC的RTL验证策略
  4.3  设计场景
  4.4  状态机的优化
  4.5  复杂设计的RTL设计
  4.6  顶层RTL设计
  4.7  总结
第5章  处理器设计和架构设计
  5.1  处理器架构和基本参数
  5.2  处理器功能与架构设计
  5.3  处理器架构与微架构
  5.4  RTL设计与综合策略
  5.5  设计场景
  5.6  性能提升
  5.7  在SoC原型设计中处理器的应用
  5.8  总结
第6章  SoC设计中的总线和协议
  6.1  数据传输方案
  6.2  三态总线
  6.3  串行总线协议
  6.4  总线仲裁
  6.5  设计场景
  6.6  高密度FPGA结构和总线
  6.7  单主控AHB
  6.8  本讨论对SoC原型设计有何帮助
  6.9  总结
第7章  存储器和存储控制器
  7.1  存储器
  7.2  DDR
  7.3  SRAM控制器和时序约束
  7.4  SDRAM控制器和时序约束
  7.5  FPGA设计与存储器
  7.6  存储器控制器
  7.7  本讨论对SoC原型设计有何帮助
  7.8  总结
第8章  DSP算法与视频处理
  8.1  DSP处理器
  8.2  DSP算法与实现
  8.3  DSP处理环境
  8.4  数字信号处理算法的架构
  8.5  视频编码器和解码器
  8.6  本讨论对SoC原型设计有何帮助
  8.7  设计场景
  8.8  总结
第9章  ASIC和FPGA综合
  9.1  设计分区
  9.2  RTL综合
  9.3  设计约束
  9.4  综合和约束
  9.5  基于FPGA的SoC原型设计的综合
  9.6  FPGA和ASIC综合过程中的实际场景
  9.7  总结
第10章  静态时序分析
  10.1  同步电路与时序
  10.2  亚稳态
  10.3  亚稳态和多时钟域设计
  10.4  时序分析
  10.5  时序收敛
  10.6  同步设计中的时序路径
  10.7  时序分析工具应具备的功能
  10.8  建立时间分析
  10.9  保持时间分析
  10.10  时钟的网络延迟
  10.11  生成时钟
  10.12  时钟多路复用与假路径
  10.13  门控时钟
  10.14  多周期路径
  10.15  FPGA设计中的时序
  10.16  FPGA设计中的时序分析
  10.17  本讨论对SoC原型设计有何帮助
  10.18  总结
第11章  SoC原型设计
  11.1  基于FPGA的SoC原型设计
  11.2  高密度FPGA和原型设计
  11.3  Xilinx7系列FPGA
  11.4  总结
第12章  SoC原型设计指南
  12.1  SoC原型设计阶段应遵循的指导原则
  12.2  对RTL进行修改以使其具有FPGA的等效功能
  12.3  原型制作过程中的注意事项
  12.4  单FPGA设计的SoC原型设计指南
  12.5  多FPGA设计的SoC原型设计指南
  12.6  原型设计阶段IP使用指南
  12.7  引脚复用设计指南
  12.8  IO多路复用及在原型设计中的应用
  12.9  使用LVDS进行高速串行数据传输
  12.10  使用LVDS在并行线上发送时钟信号
  12.11  使用增量编译流程
  12.12  总结
第13章  设计集成与SoC综合
  13.1  SoC架构
  13.2  设计分区
  13.3  设计分区中的挑战
  13.4  如何克服分区难题
  13.5  设计分区对EDA工具的需求
  13.6  更好的原型设计综合效果
  13.7  FPGA设计中的约束与综合
  13.8  总结
第14章  互连线延迟和时序
  14.1  接口与互连
  14.2  高速数据传输接口
  14.3  多FPGA通信接口
  14.4  延迟互连
  14.5  板级延迟时序
  14.6  设计接口逻辑时的注意事项
  14.7  IO规划与约束
  14.8  IO复用
  14.9  FPGA的IO端口综合
  14.10  现代FPGA的IO和接口
  14.11  本讨论对SoC原型设计有何帮助
  14.12  总结
第15章  SoC原型设计和调试技巧
  15.1  SoC设计与考虑因素
  15.2  选择目标FPGA
  15.3  SoC原型开发平台
  15.4  如何降低原型设计的风险
  15.5  原型设计的挑战与对策
  15.6  多FPGA架构与限制因素
  15.7  Zynq原型板特点
  15.8  总结
第16章  板级测试
  16.1  板级启动及需要测试的内容
  16.2  调试计划与检查清单
  16.3  FPGA板上有哪些不同的问题
  16.4  多FPGA接口的测试
  16.5  调试逻辑与逻辑分析仪的使用
  16.6  系统级验证与调试
  16.7  SoC原型的未来发展
  16.8  总结
附录
  附录A  常用Synopsys命令
  附录B  Xilinx-7系列
  附录C  Intel FPGA Stratix 10系列