第1章  数字逻辑基础
  1.1  数字系统概述
  1.2  信息的二进制表示
    1.2.1  进位计数制与进制转换
    1.2.2  带符号二进制小数的表示方法
    1.2.3  数的定点与浮点表示法
    1.2.4  字符的二进制表示
    1.2.5  可靠性编码
  1.3  布尔代数的基本概念
    1.3.1  布尔函数及真值表
    1.3.2  布尔函数的基本运算
    1.3.3  布尔函数的常用运算
  1.4  布尔代数的公式、定理和规则
    1.4.1  公式
    1.4.2  定理
    1.4.3  规则
  1.5  布尔函数的形式及变换
    1.5.1  积之和与和之积形式
    1.5.2  标准积之和与标准和之积
    1.5.3  布尔函数的与非、或非、与或非及异或表示
    1.5.4  完全确定布尔函数与不完全确定布尔函数
  1.6  布尔函数的代数化简
    1.6.1  与或式的代数化简
    1.6.2  或与式的代数化简
  1.7  布尔函数的卡诺图化简
    1.7.1  真值表的卡诺图表示
    1.7.2  卡诺图化简的实质
    1.7.3  布尔函数在卡诺图上的表示
    1.7.4  卡诺图化简方法
    1.7.5  卡诺图化简实例
  1.8  多输出布尔函数的化简
  本章小结
  习题
第2章  布尔函数的逻辑实现
  2.1  布尔函数的门电路实现
    2.1.1  逻辑门电路符号
    2.1.2  布尔函数的门电路实现
    2.1.3  集成逻辑门电路
  2.2  布尔函数的门阵列实现
    2.2.1  可编程逻辑器件简介
    2.2.2  布尔函数的门阵列实现原理
    2.2.3  可编程门阵列符号
    2.2.4  布尔函数的门阵列实现
  2.3  数字电路的VHDL描述
    2.3.1  VHDL概述
    2.3.2  VHDL程序的基本结构
    2.3.3  VHDL的基本语言元素
    2.3.4  VHDL的顺序语句
    2.3.5  VHDL的并发语句
    2.3.6  VHDL的子程序
    2.3.7  VHDL的3种描述方式
    2.3.8  VHDL描述示例
    2.3.9  VHDL模块的功能仿真测试
  本章小结
  习题
第3章  组合逻辑电路
  3.1  组合逻辑电路概述
    3.1.1  组合逻辑电路模型及特点
    3.1.2  组合逻辑电路的描述方法
  3.2  组合逻辑电路设计
    3.2.1  组合逻辑电路设计过程
    3.2.2  组合逻辑电路设计举例
  3.3  组合逻辑电路分析
  3.4  常用组合逻辑电路的分析与应用
    3.4.1  二进制加法器
    3.4.2  编码器
    3.4.3  译码器
    3.4.4  数据选择器
    3.4.5  数据分配器
    3.4.6  数值比较器
  3.5  组合逻辑电路的竞争与险象
    3.5.1  组合险象
    3.5.2  组合险象的发现和消除
  3.6  用VHDL描述组合逻辑电路
    3.6.1  用VHDL描述组合逻辑电路的基本方法
    3.6.2  用VHDL描述组合逻辑电路举例
  本章小结
  习题
第4章  时序逻辑电路与触发器
  4.1  时序机与时序逻辑电路
    4.1.1  时序机
    4.1.2  时序逻辑电路
  4.2  锁存器
    4.2.1  交叉耦合反相器构成的双稳态电路
    4.2.2  基本RS锁存器
    4.2.3  门控RS锁存器
    4.2.4  JK锁存器
    4.2.5  D锁存器
    4.2.6  CMOS传输门构成的D锁存器
  4.3  锁存器的空翻现象与触发器的边沿触发
  4.4  主从触发器
    4.4.1  主从RS触发器
    4.4.2  主从JK触发器
    4.4.3  主从D触发器
  4.5  边沿触发器
    4.5.1  正边沿触发的维持阻塞型D触发器
    4.5.2  负边沿触发的延迟型JK触发器
  4.6  T触发器
  4.7  集成触发器
    4.7.1  集成RS锁存器
    4.7.2  集成D锁存器
    4.7.3  集成JK触发器
    4.7.4  集成D触发器
  4.8  触发器的VHDL描述
    4.8.1  VHDL描述时序电路的相关知识
    4.8.2  触发器的VHDL描述
    4.8.3  基本RS锁存器的VHDL描述
  本章小结
  习题
第5章  同步时序逻辑电路
  5.1  同步时序逻辑电路概述
    5.1.1  同步时序逻辑电路模型及特点
    5.1.2  同步时序逻辑电路的描述方法
  5.2  同步时序逻辑电路的设计
    5.2.1  建立原始状态图和原始状态表
    5.2.2  状态表化简
    5.2.3  状态分配
    5.2.4  用集成触发器和逻辑器件实现
    5.2.5  电路的挂起与自启动
  5.3  同步时序逻辑电路的设计举例
  5.4  同步时序逻辑电路的分析
  5.5  常用同步时序逻辑电路
    5.5.1  寄存器
    5.5.2  计数器
    5.5.3  节拍信号发生器
  5.6  同步时序逻辑电路的VHDL描述
    5.6.1  用VHDL的3种风格描述同步时序逻辑电路
    5.6.2  用VHDL描述同步计数器
  本章小结
  习题
第6章  异步时序逻辑电路
  6.1  异步时序逻辑电路概述
  6.2  脉冲异步时序逻辑电路
    6.2.1  脉冲异步时序逻辑电路的设计
    6.2.2  脉冲异步时序逻辑电路的分析
  6.3  电平异步时序逻辑电路
    6.3.1  电平异步时序逻辑电路概述
    6.3.2  电平异步时序逻辑电路的设计
    6.3.3  电平异步时序逻辑电路的分析
  本章小结
  习题
第7章  数字集成逻辑电路
  7.1  数字集成电路概述
    7.1.1  数字集成电路的发展历史
    7.1.2  数字集成电路的分类
  7.2  集成逻辑门电路
    7.2.1  逻辑值的物理量表示
    7.2.2  半导体器件的开关特性
    7.2.3  TTL基本逻辑门电路
    7.2.4  TTL集成逻辑门电路
    7.2.5  MOS集成门电路
    7.2.6  OC门、OD门与三态门
    7.2.7  集成逻辑门电路的工作特性与参数
    7.2.8  集成逻辑门电路的使用常识
    7.2.9  数字电路的实现、连接与测试
  7.3  PLD器件
    7.3.1  PLD器件的分类
    7.3.2  SPLD器件基本结构
    7.3.3  SPLD器件类型
    7.3.4  用SPLD器件实现数字电路
  7.4  CPLD、FPGA器件及EDA开发
    7.4.1  CPLD、FPGA器件概述
    7.4.2  基于PT结构的CPLD
    7.4.3  基于LUT结构的FPGA
    7.4.4  IP核
    7.4.5  EDA开发流程
  本章小结
  习题
第8章  脉冲产生与整形电路
  8.1  555时基电路
    8.1.1  555定时器的基本组成及功能
    8.1.2  555定时器的工作原理
  8.2  施密特触发器
    8.2.1  施密特触发器的滞回触发特性
    8.2.2  由555定时器构成的施密特触发器
    8.2.3  由TTL、COMS门电路构成的施密特触发器
    8.2.4  集成施密特触发器及其应用
  8.3  单稳态触发器
    8.3.1  由555定时器构成的单稳态触发器
    8.3.2  集成单稳态触发器
    8.3.3  单稳态触发器的应用
  8.4  多谐振荡器
    8.4.1  由555定时器构成的RC多谐振荡器
    8.4.2  石英晶体振荡器
  本章小结
  习题
第9章  数字系统综合设计
  9.1  数字系统的层次化设计方法
    9.1.1  数字系统的层次化描述
    9.1.2  数字系统的层次化设计表示方法
    9.1.3  数字系统的设计过程
  9.2  数字时钟的层次化结构设计
    9.2.1  问题的提出
    9.2.2  系统分析与顶层设计
    9.2.3  功能级层次化描述
    9.2.4  计时模块的功能细化
    9.2.5  闹钟模块的功能细化
    9.2.6  显示控制模块的功能细化
    9.2.7  数字时钟的层次化设计结构
  9.3  数字时钟的逻辑电路实现
    9.3.1  第一层次设计的逻辑电路实现
    9.3.2  第二层次设计的逻辑电路实现
    9.3.3  计时模块的逻辑电路实现
    9.3.4  闹钟模块的逻辑电路实现
    9.3.5  显示控制模块的逻辑电路实现
  9.4  数字时钟的VHDL描述
    9.4.1  第一层次设计的VHDL描述
    9.4.2  第二层次设计的VHDL描述
    9.4.3  计时模块的VHDL描述
    9.4.4  闹钟模块的VHDL描述
    9.4.5  显示控制模块的VHDL描述
  9.5  数字时钟的仿真测试
    9.5.1  数字时钟逻辑电路的仿真测试
    9.5.2  数字时钟VHDL的功能仿真测试
  本章小结
  习题
参考文献